XC6SLX75-2FGG484C フィールド プログラマブル ゲート アレイ
♠商品説明
| 商品属性 | 属性値 |
| メーカー： | ザイリンクス |
| 製品カテゴリ： | FPGA - フィールド プログラマブル ゲート アレイ |
| RoHS: | 詳細 |
| シリーズ： | XC6SLX75 |
| 論理要素の数: | 74637ル |
| I/O 数: | 280 I/O |
| 供給電圧 - 最小: | 1.14V |
| 供給電圧 - 最大: | 1.26V |
| 最低動作温度: | 0℃ |
| 最高動作温度: | + 85℃ |
| データレート： | - |
| トランシーバーの数: | - |
| 取り付けスタイル: | SMD/SMT |
| パッケージ/ケース: | FCBGA-484 |
| ブランド： | ザイリンクス |
| 分散 RAM: | 692キロビット |
| エンベデッド ブロック RAM - EBR: | 3096 キロビット |
| 最大動作周波数: | 1080MHz |
| 湿気に敏感: | はい |
| ロジック アレイ ブロックの数 - LAB: | 5831ラボ |
| 動作供給電圧: | 1.2V |
| 製品の種類： | FPGA - フィールド プログラマブル ゲート アレイ |
| 工場パック数量: | 1 |
| サブカテゴリ: | プログラマブル ロジック IC |
| 商標名： | スパルタン |
| 単位重量: | 1.662748オンス |
♠ Spartan-6 ファミリの概要
Spartan®-6 ファミリは、大量のアプリケーションに対して最小の総コストで最先端のシステム統合機能を提供します。13 メンバーのファミリは、3,840 ～ 147,443 ロジック セルの範囲で拡張された密度を提供し、以前の Spartan ファミリの半分の電力消費と、より高速で包括的な接続性を提供します。Spartan-6 ファミリは、コスト、消費電力、性能の最適なバランスを実現する成熟した 45 nm 低消費電力銅プロセス テクノロジに基づいて構築されており、より効率的な新しいデュアル レジスタ 6 入力ルックアップ テーブル (LUT) ロジックと組み込みのシステム レベル ブロックの豊富な選択肢。これらには、18Kb (2 x 9Kb) ブロック RAM、第 2 世代 DSP48A1 スライス、SDRAM メモリ コントローラー、拡張混合モード クロック管理ブロック、SelectIO™ テクノロジ、電力最適化された高速シリアル トランシーバー ブロック、PCI Express® 互換エンドポイント ブロック、高度なシステム レベルの電源管理モード、自動検出構成オプション、および AES とデバイス DNA 保護による強化された IP セキュリティ。
これらの機能は、これまでにない使いやすさを備えた、カスタム ASIC 製品に代わる低コストのプログラム可能な製品を提供します。Spartan-6 FPGA は、量産ロジック デザイン、消費者向け DSP デザイン、およびコスト重視のエンベデッド アプリケーションに最適なソリューションを提供します。Spartan-6 FPGA は、ターゲット デザイン プラットフォームのプログラマブル シリコン基盤であり、統合されたソフトウェアおよびハードウェア コンポーネントを提供し、設計者が開発サイクルの開始直後からイノベーションに集中できるようにします。
• Spartan-6 ファミリ :
- Spartan-6 LX FPGA: 最適化されたロジック
- Spartan-6 LXT FPGA: 高速シリアル コネクティビティ
• 低コストの設計
- 複数の効率的な統合ブロック
- I/O 規格の最適化された選択
- スタガードパッド
- 大量のプラスチック ワイヤ ボンディング パッケージ
• 低静的および動的消費電力
- コストと低消費電力のために最適化された 45 nm プロセス
- 電力ゼロのハイバネート パワーダウン モード
- サスペンド モードは、マルチピン ウェイクアップ、制御強化により状態と構成を維持します
- 低消費電力の 1.0V コア電圧 (LX FPGA、-1L のみ)
- 高性能 1.2V コア電圧 (LX および LXT FPGA、-2、-3、および -3N スピード グレード)
• マルチ電圧、マルチスタンダード SelectIO™ インターフェイス バンク
- 差動 I/O ごとに最大 1,080 Mb/s のデータ転送速度
- 選択可能な出力ドライブ、ピンあたり最大 24 mA
- 3.3V ～ 1.2VI/O 規格およびプロトコル
- 低コストの HSTL および SSTL メモリ インターフェイス
- ホットスワップ対応
- 調整可能な I/O スルー レートにより、シグナル インテグリティを向上
• LXT FPGA の高速 GTP シリアル トランシーバー
- 最大 3.2 Gb/秒
- 高速インターフェース: シリアル ATA、Aurora、1G イーサネット、PCI Express、OBSAI、CPRI、EPON、GPON、DisplayPort、XAUI
• PCI Express デザイン用統合エンドポイント ブロック (LXT)
• 33 MHz、32 ビットおよび 64 ビット仕様と互換性のある低コスト PCI® テクノロジーのサポート。
• 効率的な DSP48A1 スライス
- 高性能演算および信号処理
- 高速 18 x 18 乗算器および 48 ビット アキュムレータ
- パイプラインおよびカスケード機能
- フィルタ アプリケーションを支援する前置加算器
• 統合メモリ コントローラー ブロック
- DDR、DDR2、DDR3、および LPDDR のサポート
- 最大 800 Mb/秒のデータ レート (12.8 Gb/秒のピーク帯域幅)
- デザインのタイミングの問題を軽減するための独立した FIFO を備えたマルチポート バス構造
• ロジック容量を増やした豊富なロジック リソース
- オプションのシフト レジスタまたは分散 RAM のサポート
- 効率的な 6 入力 LUT により、パフォーマンスが向上し、消費電力が最小限に抑えられます
- パイプライン中心のアプリケーション向けのデュアル フリップフロップを備えた LUT
• 粒度の広いブロック RAM
- バイト ライト イネーブル付きの高速ブロック RAM
- オプションで 2 つの独立した 9Kb ブロック RAM としてプログラム可能な 18Kb ブロック
• パフォーマンス向上のためのクロック管理タイル (CMT)
- 低ノイズ、柔軟なクロッキング
- デジタル クロック マネージャ (DCM) により、クロック スキューとデューティ サイクルの歪みが解消されます。
- 低ジッタ クロッキング用のフェーズロック ループ (PLL)
- 乗算、除算、位相シフトを同時に行う周波数合成
- 16 個の低スキュー グローバル クロック ネットワーク
• シンプルな構成、低コストの標準をサポート
- 2 ピン自動検出構成
- 広範なサードパーティ SPI (最大 x4) および NOR フラッシュのサポート
- JTAG を使用した機能豊富なザイリンクス プラットフォーム フラッシュ
- ウォッチドッグ保護を使用した、複数のビットストリームによるリモート アップグレード用のマルチブート サポート
• 設計保護のための強化されたセキュリティ
- 設計認証のためのユニークなデバイス DNA 識別子
- 大型デバイスでの AES ビットストリーム暗号化
• 強化された低コストの MicroBlaze™ ソフト プロセッサによる組み込み処理の高速化
• 業界をリードする IP およびリファレンス デザイン
